Integration auf Waferebene
Mit diesem Ansatz lassen sich bei heterogenen Aufbauten die höchsten Integrationsdichten erreichen. Alle Prozessschritte werden auf Waferebene, jedoch nach Abschluss der eigentlichen Front-End-Prozesse durchgeführt. Entwickelt werden Packages, deren laterale Größe mit den Chipabmessungen nahezu identisch ist. Auch werden auf dem Wafer weitere aktive oder passive Komponenten in Zwischenschichten integriert. Noch höhere Integrationsdichten lassen sich bei der 3D-Integration mit der Siliziumdurchkontaktierung (TSV) erreichen.