Ausstattung

Fraunhofer-Institut für Zuverlässigkeit und Mikrointegration IZM

Abteilung "Wafer Level System Integration"

All Silicon System Integration Dresden - ASSID

970 m² Reinraum

200/300 mm Wafer-Prozesslinie zur Wafer Level-3D-Systemintegration

  • Kupfer-TSV-Technologie
  • High Density Multilayer-Dünnfilmtechnologie (RDL)
  • Wafer-Dünnungs- und Handling Technologien (Temporary Bond- / Debonding)
  • Wafer Level Bumping-Technologien (ECD)
  • Wafer Level Assembly und Chip Stacking.

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