Wafer Level System Integration

Forschungsschwerpunkte // Wafer-Level-Packaging und Fine-Pitch Bumping

Wafer-Level-Packaging und Fine-Pitch Bumping

Wafer-Level-Packaging beschreibt das gesamte Technologiespektrum für die Aufbau- und Verbindungstechnik, die eine Direktmontage des IC auf die Leiterplatte ermöglicht. Im Unterschied zum reinen Wafer-Bumping sind hierzu zusätzliche Verdrahtungsebenen notwendig, die aber auch das Potenzial für eine höhere Integrationsdichte bieten wie die Integration von passiven oder aktiven Bauteilen z.B. direkt auf dem CMOS-Wafer. Die Technologie kann aber nicht nur auf CMOS-Wafer angewendet werden, sondern ist auch auf Bauelemente anderer Technologien oder auch Sensoren anwendbar.

Die Basistechnologie ist die sogenannte Umverdrahtungstechnik. Sie basiert auf der Dünnfilmtechnik. Dünnfilmpolymere (PI, BCB, PBO, Epoxy, Parylen) oder Dünnglas dienen als elektrische Isolationslagen, die zusätzlich eine mechanische Entkopplung zum Wafer ermöglichen. Die elektrische Verdrahtung wird mittels Sputtertechnik und anschließender galvanischer Verstärkung aufgebracht. Meist wird hierzu Kupfer mit einer auf Ti-basierten Haft/Diffusionssperrschicht verwendet. Die Abschlussmetallisierung kann an die verschiedenen Kontaktierungsmethoden angepasst werden. So können Lotkugeln aufgebracht werden, die eine Flip-Chip-Montage ermöglichen. Aber auch Au- oder Al-Metallisierungen für das Drahtbonden sind möglich. Für die Kontaktierung mit leitfähigem Kleber (ACA, NCA) kann das Au auch entsprechend verstärkt werden.

Der Schwerpunkt am Fraunhofer IZM liegt hier in einer sehr kundenorientierten Dienstleistung. Die Technologie kann hierbei an die Kundenwünsche angepasst werden.

Projektarbeiten in diesem Forschungsschwerpunkt

Projekt

„Hochintegrierte optische Detektoren mittels 3D Integrationstechniken"