Fan-Out Wafer-Level-Packaging

Fan-Out ist das Einbetten von Chips in eine Moldmasse zur Erzeugung von rekonfigurierten Wafersubstraten und die Anwendung von Wafer-level-Technologien auf derartigen Substraten. Hierbei bietet diese Technologie nicht nur Lösungen, um die Lotkontakte von Einzelchips zu entzerren, sondern ebenso einen Ansatz, um heterogene Chiptypen in einem Package auf engstem Raum mit höchster Kontaktdichte zu integrieren.

 

Ihr Partner für Fan-Out Wafer-Level Packaging

Das Fraunhofer IZM zählt zu den führenden Forschungseinrichtungen im Bereich des Fan‑Out Wafer Level Packagings und verfügt über eine umfassende Prozesslandschaft, die alle modernen Ausprägungen dieser Technologie abdeckt. Im Mittelpunkt steht die Entwicklung leistungsfähiger, miniaturisierter und heterogen integrierter elektronischer Systeme, die durch rekonfigurierte Waferstrukturen und hochpräzise Umverdrahtungslagen (RDL) realisiert werden.

Das IZM ist eines der wenigen Institute, das sowohl Chip‑1st /Mold‑1st Ansätze als auch anspruchsvolle RDL‑1st Prozesse in industriellem Maßstab demonstriert hat. Diese Kombination eröffnet ein hohes Maß an technologischer Flexibilität und erlaubt die Umsetzung unterschiedlichster Packaging‑Architekturen für Sensorik, Leistungselektronik, RF‑Module, HPC oder IoT‑Systeme.

Chip‑First‑Prozesse erlauben kurze, niederinduktive Verbindungen und sind damit optimal für Hochfrequenz‑ und mmWave‑Anwendungen geeignet. Sie kommt dann zum Einsatz, wenn moderate Verdrahtungsdichte, hohe Integrationsdichte und kosteneffiziente Herstellung im Vordergrund stehen. Dagegen ermöglichen RDL‑First‑Prozesse extrem feine Leitungsstrukturen durch temporäre Träger und eignen sich daher besonders für Anwendungen mit hoher I/O‑Dichte, integrierten Antennen oder komplexem Multilayer‑Routing für Chiplet und High Performance Computing (HPC). Beide Ansätze ergänzen sich und werden am IZM je nach Anforderung projektspezifisch eingesetzt, sodass Kunden stets die technisch optimale Lösung erhalten.

 

Technologische Flexibilität für maximale Anwendungen

Die Arbeiten des IZM decken ein breites Spektrum an anspruchsvollen Anwendungen ab. Dazu gehören unter anderem HF‑Module für 5G‑ und mmWave‑Technologien, die Integration von Leistungshalbleitern wie GaN‑ und GaAs‑ICs sowie Fan‑Out‑basierte System‑in‑Package‑Lösungen inklusive der Integration von Kühlkonzepten. MEMS‑ und Sensorsysteme wurden erfolgreich in Fan‑Out‑Strukturen eingebettet, wobei spezielle Prozessvarianten zum Einsatz kamen, um empfindliche Oberflächen zu schützen und zuverlässige Packages zu gewährleisten. 3D Packaginglösungen werden bei Fan-Out Lösungen mittels Through Mold Vias (TMVs) realisiert.

 

Alles aus einer Hand

Unternehmen profitieren am Fraunhofer IZM von einer vollständigen Prozesskette aus einer Hand – von der Designunterstützung über Molding, RDL‑Herstellung und Aufbau bis hin zu umfassender Zuverlässigkeitscharakterisierung. Das Institut bietet sowohl kundenspezifische Entwicklungen als auch Prototyping‑ und Kleinserienfertigung, unterstützt bei der Material‑ und Prozessauswahl und setzt Projekte in einem industrierelevanten Umfeld um. In Summe bietet das Fraunhofer IZM damit ein leistungsstarkes und breit aufgestelltes Angebot, das für moderne Elektronikentwicklung und heterogene Integration richtungsweisend ist. 

© Fraunhofer IZM
Prozessablauf für das Fan-Out Packaging Chip-1st und RDL-1st/ Chip-last
© Fraunhofer IZM
FOWLP Beispiel– Hyteck Projekt
© Fraunhofer IZM
FOWLP GaN & GaAs Integration – SMART3 Projekt
© Fraunhofer IZM | Volker Mai
FOWLP für Photonic Packaging mit einem integriertem PIC und acht ICs – PUNCH Projekt
© Fraunhofer IZM
RDL-1st mit through package vias
© Fraunhofer IZM | Volker Mail
Universelle Sensorplattform (USeP) für Industrial IoT

Relevante Projekte & Initativen

Packaging of ultra-dynamic photonic switches and transceivers

Projekt Punch (2022-2026)

Initiative für Chiplet-Technologie im Automobilbereich

CHASSIS (2025-2028)

Wafer Level Packaging Angebot im Rahmen von APECS

Veröffentlichungen

  • Braun, T., Becker, K.-F., Hoelck, O., Voges, S., Kahle, R., Dreissigacker, M., & Schneider‑Ramelow, M. (2019). Fan‑Out Wafer and Panel Level Packaging as Packaging Platform for Heterogeneous Integration. Micromachines, 10(5), Article 342.
  • Wöhrmann, M., Dreissigacker, M., Braun, T., Schiffer, M., & Schneider‑Ramelow, M. (2023). A novel FOWLP method to integrate delicate MEMS components. Proceedings of the 73rd ECTC.
  • Gernhardt, R., Wöhrmann, M., Ganesh, U., Adler, M., Lambert, B., Schneider‑Ramelow, M., Braun, T., & Riedl, J. (2025). Seamless Heterointegration of Components: Advancements in Fanout Technology and Thermal Solutions in System in Package. IEEE Electronics Packaging and Technology Conference (EPTC).
  • Braun, T., Becker, K.-F., Hoelck, O., Voges, S., Kahle, R., Dreissigacker, M., & Aschenbrenner, R. (2019). Fan‑Out Wafer Level Packaging – A Platform for Advanced Sensor Packaging. IEEE ECTC.
  • Braun, T., Becker, K.-F., Hoelck, O., Voges, S., Kahle, R., & Schneider‑Ramelow, M. (2014). Fan‑Out Wafer Level Packaging for MEMS and Sensor Applications. ITG/GMA Symposium.
  • Woehrmann, M., Braun, T., Toepper, M., & Lang, K.-D. (2018). Ultra‑Thin 50 µm Fan‑Out Wafer Level Package: Development of an Innovative Assembly and De‑bonding Concept. IEEE ECTC.
  • Braun, T., Hoelck, O., Voitel, M., Obst, M., Voges, S., Becker, K.-F., Aschenbrenner, R., & Schneider‑Ramelow, M. (2023). A Closer Look to Fan‑Out Panel Level Packaging. IEEE EDTM.
  • Dreissigacker, M., Wöhrmann, M., Lieske, D., & Braun, T. (2025). Fan‑Out WLP in Europe – Towards a European Manufacturing Supply Chain. EMPC.
  • Braun, T., Hölck, O., Obst, M., Voges, S., Adler, M., Becker, K.-F., Wöhrmann, M., Gernhardt, R., Tschoban, C., Ndip, I., Voitel, M., Müller, F., Dreissigacker, M., & Schneider‑Ramelow, M. (2023). Fan‑Out Wafer Level Packaging Solutions for mmWave Applications. EPTC Invited Talk.
  • Braun, T., Böttcher, M., Schiffer, M., Pötter, H., Brockmann, C., Becker, K.-F., Freimund, D., & Schneider‑Ramelow, M. (2023). Universal IoT Sensor Platform (USeP) – RDL‑First Approach