Forschungsschwerpunkte

Wafer-Level-Aufbau- und Packagingtechnologien kommen bereits in einer Vielzahl von Produkten zur Anwendung. Bei dieser Technologie werden alle Prozessschritte auf Waferebene, jedoch nach Abschluss der eigentlichen Halbleiterprozesse durchgeführt. Ausgangspunkt dieses Ansatzes war die Herstellung von Chip Size Packages (CSP), bei denen die laterale Package-Größe mit den Chipabmessungen nahezu identisch ist. Die dafür notwendige Umverdrahtungsebene zur Herstellung I/O- Pads mit einem größeren Rastermaß (Pitch) erlaubt dann in einem zweiten Entwicklungsschritt das Einbringen von weiteren aktiven und passiven Komponenten. So lassen sich mittels Dünnfilmprozessen passive Komponenten, wie zum Beispiel Widerstände, Kapazitäten und Induktivitäten auf dem IC integrieren. Mittels Bumping-Verfahren wird ein Standard-Bestückungsprozess möglich (Kleben, Löten), so dass sich die Komponenten in nachfolgende Standard-SMD-Prozesse einfügen lassen.

Zurzeit wird intensiv an Prozessen zum Aufbau von (Sub-) Systemen auf einem IC und an Waferlevel- Moldingkonzepten gearbeitet. Zukünftig werden funktionale Lage ein größere Rolle spielen, bei denen zum Beispiel stark gedünnte Komponenten in Kavitäten oder Polymerlagen oder Kondensatoren mittels Wabenstrukturen integriert werden.